Wyciekły dokumenty ujawniające szczegóły architektury Zen 3. Co przyniosą nowe Ryzeny?

AMD potwierdziło, że 8 października zaprezentuje architekturę Zen 3 i domyślnie także procesory Ryzen 4000 (Vermeer). Do sieci wyciekły jednak poufne dokumenty, które ujawniają wiele interesujących szczegółów na temat kolejnej wersji Zen i choć nie zdradzają one wszystkich szczegółów, to zdają się sugerować, że trzecia generacja tej architektury stanowić będzie mocne podwaliny pod nowe Ryzeny. Wspomniane dokumenty zostały opublikowane w sieci przez CyberPunkCat i są to Processor Programming Reference (PPR) dla Family 19h, Model 21h B0, czyli właśnie Zen 3. Poprzednie architektury, czyli Zen+ i Zen 2, należą do Family 17h. AMD przeważnie udostępnia tego typu dokumenty deweloperom już po premierze, więc nie są to jakieś bardzo tajne informacje na temat budowy architektury, ale teraz na przeszło 3 tygodnie przed prezentacją stanowią dobre źródło informacji.

Najważniejsze zmiany wprowadzone w ramach Zen 3 zdają się dotyczyć konfiguracji CCD/CCX...

Najważniejsze zmiany wprowadzone w ramach Zen 3 zdają się dotyczyć konfiguracji CCD/CCX. Nowa architektura wciąż bazować będzie na budowie MCM (multi-chip module) lub chipletu, korzystając z dwóch jąder CCD i jednego I/O. Co więcej, potwierdzono tylko jeden blok CCX na CCD i ten składać będzie się z ośmiu rdzeni, które pracować mogą w jednowątkowym trybie (1T) lub dwuwątkowym SMT (2T). Daje to więc maksymalnie 16 wątków na CCX. Sugerować może to z kolei, że Zen 3 dostarczy do 16 rdzeni, czyli podobnie jak poprzednia generacja, gdzie taką ich liczbę posiada Ryzen 9 3950X. Niemniej jednak, AMD może szykować tu jakieś niespodzianki, więc lepiej poczekać jeszcze chwilę. Producent wprowadza także zmiany w zakresie subsystemu pamięci podręcznej. Otrzymać mamy w sumie do 32 MB cache L3 współdzielonego przez wszystkie osiem rdzeni w CCX, zamiast 16 MB na CCX, jak ma to miejsce w Zen 2. W obecnej generacji oferowane 32 MB cache trzeciego poziomu na CCD musi być dzielone przez dwa osobne moduły. Ponato, Zen 3 wyposażone będzie także w 512 KB cache L2 na rdzeń z ramach CCX i łącznie 4 MB cache L2 na CCD.           

AMD postawiło usprawnić także Scalable Data Fabric (SDF), które stanowi swoisty kręgosłup dla interfejsu Infinity Fabric odpowiedzialnego za transferowanie danych i koherencję pomiędzy rdzeniami, kontrolerem pamięci i innymi elementami I/O. Dokumenty zdradzają, że SDF będzie mogło obsłużyć 512 GB na kanał pamięci DRAM. Zdaje się też, że pewne drobne zmiany wprowadzono w ramach Scalable Control Fabric (SCF), czyli drugiej istotnej części Infinity Fabric, która zajmuje się główne sygnalizacją. Zen 3 otrzyma również dwa zunifikowane kontrolery pamięci (UMC), każdy odpowiedzialny za wsparcie jednego kanału DRAM i dwóch slotów DIMM. Warto też wspomnieć o natywnej obsłudze pamięci DDR4-3200, więc w tym zakresie obejdzie się bez zmian, podobnie zresztą jak w ramach Fusion Controller Hub (FCH). Wygląda więc na to, że oprócz przyspieszenia zegarów, AMD tym razem skoncentrowało się na ulepszeniu designu MCM.