AMD zaprezentowało nowe technologie układania stosów 3D dla nadchodzących CPU

AMD zaprezentowało nowe technologie układania stosów 3D dla nadchodzących CPU

Technologia układania chipów 3D w stosy stawia dopiero pierwsze kroki w segmencie CPU, ponieważ jedynie procesory Lakefield bazujące na Intel Foveros robią z niej użytek. To jednak wkrótce ulec ma zmianie za sprawą nowych procesorów Zen 3 od AMD z pionowo ułożoną pamięcią podręczną. 

Na tegorocznym sympozjum Hot Chips AMD przedstawiło swoje ambitne plany zastosowania tej technologii. 3D V-Cache zaprezentowane przez AMD na Computex to (stosunkowo) niewielki upgrade architektury Zen 3, polegający na dodaniu dodatkowej pamięci podręcznej L3, co przekładać ma się na około 15% wzrost wydajności w grach. Układanie  pamięci cache w stosy 3D pozwoliło AMD zastosować proces produkcyjny, który umożliwia gęściej upakowany SRAM na górnej kości, dodając 64 MB bezpośrednio nad 32 MB bazową kością.

AMD przedstawiło swoje ambitne plany zastosowania tej technologii 3D V-Cache w procesorach Zen 3. Produkcja rusza jeszcze w tym roku. 

Wszystko to zostało realizowane za pomocą TSV, połączonych bezpośrednimi pionowymi połączeniami miedź-miedź, które upakowane są znacznie bliżej siebie niż „tradycyjna” technologia Micro Bump. AMD twierdzi, że skok wypukłości wyniesie tylko 9 mikronów dla ich hybrydowej technologii bezpośredniego łączenia. Dla porównania Intel Foveros osiągnął 50 mikronów po zaimplementowaniu w Lakefield, dlatego też AMD chwali się 3-krotnym wzrostem efektywności i 15-krotnie większą gęstością w porównaniu z „inną architekturą 3D”.

Niebiescy wskazują na skok 36 mikronów w nadchodzącej technologii Foveros Omni, która ma być używana w procesorach Meteor Lake oraz 10 mikronów w Foveros Direct, hybrydowym rozwiązaniu, które bardziej bezpośrednio konkuruje z tym, co prezentuje tutaj AMD. Jednak oba mają pojawić się dopiero w 2023 roku, podczas gdy AMD oświadczyło, że ich układane w trójwymiarowy stos układy Ryzen wejdą do masowej produkcji do końca tego roku. Firma współpracuje również z TSMC nad bardziej złożonymi projektami stosów 3D, z ambicją układania na sobie rdzeni procesora, dzielenia makrobloków CPU (takich jak niższe poziomy pamięci podręcznej) między różne warstwy, a nawet schodzenia do poziomu krojenia na plastry obwodów.

Układanie w stosy w przypadku układów obliczeniowych stwarza jednak trudności w dostarczaniu mocy do wyższych kości i odprowadzaniu ciepła z niższych. Jest to jeden z powodów, dla których pamięć podręczna 3D V-Cache AMD jest nakładana tylko na wierzch pamięci podręcznej podstawowej kości, pozostawiając rdzenie procesora bez zmian. Oczywiście wszystko to zależy od tego, jak wiele ulepszeń można wprowadzić w przypadku metryk mocy, wydajności, powierzchni i kosztu (PPAC) – i oczywiście, czy TSMC będzie w stanie realizować swoje zaawansowane techniki pakowania w masowej produkcji.

Zobacz także:

Pokaż / Dodaj komentarze do: AMD zaprezentowało nowe technologie układania stosów 3D dla nadchodzących CPU

 0