JEDEC oficjalnie prezentuje specyfikację pamięci HBM3. Dwukrotnie szybsza od HBM2e

JEDEC ogłosił oficjalną specyfikację standardu HBM3. Jak każda kolejna wersja tej technologii pamięci, charakteryzuje się ona niewielkim spadkiem napięcia, wieloma dodatkowymi udogodnieniami i podwojeniem wszystkich wartości związanych z wydajnością, w tym przepustowości, warstw i pojemności. 

W szczegółach stos HBM3 może osiągnąć przepustowość 819 GB/s i mieć pojemność 64 GB. Dla porównania, stosy HBM2e używane przez AMD w akceleratorach obliczeniowych MI250 mają połowę tej przepustowości, osiągając do 410 GB/s i jedną czwartą pojemności, czyli zaledwie 16 GB. Przy ośmiu stosach MI250 ma łącznie 128 GB i 3277 GB/s przepustowości. Osiem stosów HBM3 miałoby 512 GB przy 6552 GB/s przepustowości - robi to wrażenie. Na razie jednak nie ma żadnych modułów pamięci HBM2e spełniających maksymalną specyfikację.

JEDEC ogłosił oficjalną specyfikację standardu HBM3. W porównaniu z poprzednikiem, nowa pamięć przynosi spadek napięcia i dwukrotny wzrost wydajności.

HBM3 podwaja również liczbę niezależnych kanałów, z ośmiu do 16 i wprowadza „pseudokanały”, które pozwalają na obsługę do 32 kanałów wirtualnych. Według JEDEC HBM3 dodatkowo odpowiada na „potrzebę rynku na wysokiej klasy platformy RAS (od ang. reliability, availability, serviceability, czyli niezawodność, dostępność, łatwość serwisowania) z „silnym ECC opartym na symbolach umieszczonym na kości, a także raportowaniem błędów w czasie rzeczywistym i przejrzystością”.

JEDEC spodziewa się, że pierwsza generacja produktów HBM3 wkrótce pojawi się na rynku, ale zauważa, że ​​nie spełnią one maksymalnej specyfikacji. Mówi się, że bardziej realistyczną perspektywą byłyby 2 GB moduły w 12-warstwowych stosach. Pod koniec zeszłego roku SK Hynix potwierdziło, że opracowało pamięci HBM3 o pojemności do 24 GB i praktycznie maksymalnej przepustowości dochodzącej do 819 GB/s na stos. Pokazany już moduł składał się z 12 stosów, z których każdy był podłączony do 1024-bitowego interfejsu. W międzyczasie TSMC także ujawniło swoje plany dotyczące technologii pakowania CoWoS-S (chip-on-wafer-on-substrate) obejmującej do 12 stosów HBM3. Pierwsze produkty wykorzystujące tę technologię są spodziewane w 2023 roku.

Zobacz także:

• Radeon RX 6500 XT - gracze nie spieszą się z zakupem nowej karty AMD
• NVIDIA pracuje nad technologią GPU, która znacząco zwiększy wydajność w ramach ray tracingu
• Chiny zgadzają się na przejęcie Xilinx przez AMD, ale stawiają warunki